NXP Semiconductors LPC24XX UM10237 - Manual (Page 788)

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User manual Rev. 04 — 26 August 2009 788 of 792
NXP Semiconductors
UM10237
Chapter 36: LPC24XX Supplementary information
10.10.2 State : 0xB0 . . . . . . . . . . . . . . . . . . . . . . . . . 609
10.10.3 State : 0xB8 . . . . . . . . . . . . . . . . . . . . . . . . . 609
10.10.4 State : 0xC0 . . . . . . . . . . . . . . . . . . . . . . . . . 609
10.10.5 State : 0xC8 . . . . . . . . . . . . . . . . . . . . . . . . . 610
Chapter 23: LPC24XX I 2 S interface
1 Basic configuration . . . . . . . . . . . . . . . . . . . . 611
2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
3 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
4 Pin descriptions . . . . . . . . . . . . . . . . . . . . . . . 612
5 Register description . . . . . . . . . . . . . . . . . . . 613
5.1 Digital Audio Output Register (I2SDAO -
0xE008 8000) . . . . . . . . . . . . . . . . . . . . . . . . 614
5.2 Digital Audio Input Register (I2SDAI -
0xE008 8004) . . . . . . . . . . . . . . . . . . . . . . . . 614
5.3 Transmit FIFO Register (I2STXFIFO -
0xE008 8008) . . . . . . . . . . . . . . . . . . . . . . . . 615
5.4 Receive FIFO Register (I2SRXFIFO -
0xE008 800C). . . . . . . . . . . . . . . . . . . . . . . . 615
5.5 Status Feedback Register (I2SSTATE -
0xE008 8010). . . . . . . . . . . . . . . . . . . . . . . . 615
5.6 DMA Configuration Register 1 (I2SDMA1 -
0xE008 8014). . . . . . . . . . . . . . . . . . . . . . . . 616
5.7 DMA Configuration Register 2 (I2SDMA2 -
0xE008 8018). . . . . . . . . . . . . . . . . . . . . . . . 616
5.8 Interrupt Request Control Register (I2SIRQ -
0xE008 801C) . . . . . . . . . . . . . . . . . . . . . . . 616
5.9 Transmit Clock Rate Register (I2STXRATE -
0xE008 8020). . . . . . . . . . . . . . . . . . . . . . . . 617
5.10 Receive Clock Rate Register (I2SRXRATE -
0xE008 8024). . . . . . . . . . . . . . . . . . . . . . . . 617
6 I 2 S transmit and receive interfaces . . . . . . . 617
7 FIFO controller . . . . . . . . . . . . . . . . . . . . . . . 618
Chapter 24: LPC24XX Timer0/1/2/3
1 Basic configuration . . . . . . . . . . . . . . . . . . . . 621
2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
3 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . 621
4 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
5 Pin description . . . . . . . . . . . . . . . . . . . . . . . . 622
5.1 Multiple CAP and MAT pins . . . . . . . . . . . . . 622
6 Register description . . . . . . . . . . . . . . . . . . . 622
6.1 Interrupt Register (T[0/1/2/3]IR - 0xE000 4000,
0xE000 8000, 0xE007 0000, 0xE007 4000) . 624
6.2 Timer Control Register (T[0/1/2/3]CR -
0xE000 4004, 0xE000 8004, 0xE007 0004,
0xE007 4004) . . . . . . . . . . . . . . . . . . . . . . . . 624
6.3 Count Control Register (T[0/1/2/3]CTCR -
0xE000 4070, 0xE000 8070, 0xE007 0070,
0xE007 4070) . . . . . . . . . . . . . . . . . . . . . . . . 625
6.4 Timer Counter . . . . . . . .registers (T0TC - T3TC,
0xE000 4008, 0xE000 8008, 0xE007 0008,
0xE007 4008) . . . . . . . . . . . . . . . . . . . . . . . . 626
6.5 Prescale register (T0PR - T3PR, 0xE000 400C,
0xE000 800C, 0xE007 000C, 0xE007 400C) 626
6.6 Prescale Counter register (T0PC - T3PC,
0xE000 4010, 0xE000 8010, 0xE007 0010,
0xE007 4010). . . . . . . . . . . . . . . . . . . . . . . . 626
6.7 Match Registers (MR0 - MR3) . . . . . . . . . . . 626
6.8 Match Control Register (T[0/1/2/3]MCR -
0xE000 4014, 0xE000 8014, 0xE007 0014,
0xE007 4014). . . . . . . . . . . . . . . . . . . . . . . . 627
6.9 Capture Registers (CR0 - CR3) . . . . . . . . . . 628
6.10 Capture Control Register (T[0/1/2/3]CCR -
0xE000 4028, 0xE000 8028, 0xE007 0028,
0xE007 4028). . . . . . . . . . . . . . . . . . . . . . . . 628
6.11 External Match Register (T[0/1/2/3]EMR -
0xE000 403C, 0xE000 803C, 0xE007 003C,
0xE007 403C) . . . . . . . . . . . . . . . . . . . . . . . 629
7 Example timer operation . . . . . . . . . . . . . . . 630
8 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 630
Chapter 25: LPC24XX Pulse Width Modulator PWM0/PWM1
1 Basic configuration . . . . . . . . . . . . . . . . . . . . 632
2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632
3 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 633
3.1 Rules for single edge controlled PWM
outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
3.2 Rules for double edge controlled PWM
outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
3.3 Summary of differences from the standard timer
block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
4 Pin description . . . . . . . . . . . . . . . . . . . . . . . . 637
5 PWM base addresses . . . . . . . . . . . . . . . . . . 637
6 Register description . . . . . . . . . . . . . . . . . . . 637
6.1 PWM Interrupt Register (PWM0IR - 0xE001 4000
and PWM1IR 0xE001 8000) . . . . . . . . . . . . . 639
6.2 PWM Timer Control Register (PWM0TCR -
0xE001 4004 and PWM1TCR 0xE001 8004) 640
6.3 PWM Count Control Register (PWM0CTCR -
0xE001 4070 and PWM1CTCR
0xE001 8070). . . . . . . . . . . . . . . . . . . . . . . . 641
6.4 PWM Match Control Register (PWM0MCR -
0xE001 4014 and PWM1MCR 0xE001 8014) 641
6.5 PWM Capture Control Register (PWM0CCR -
0xE001 4028 and PWM1CCR 0xE001 8028) 643
6.6 PWM Control Registers (PWM0PCR -
0xE001 404C and PWM1PCR
0xE001 804C) . . . . . . . . . . . . . . . . . . . . . . . 644
6.7 PWM Latch Enable Register (PWM0LER -
0xE001 4050 and PWM1LER 0xE001 8050) 645