NXP Semiconductors LPC24XX UM10237 - Manual (Page 786)

UM10237_4 © NXP B.V. 2009. All rights reserved.
User manual Rev. 04 — 26 August 2009 786 of 792
NXP Semiconductors
UM10237
Chapter 36: LPC24XX Supplementary information
5 SPI peripheral details . . . . . . . . . . . . . . . . . . 528
5.1 General information . . . . . . . . . . . . . . . . . . . 528
5.2 Master operation. . . . . . . . . . . . . . . . . . . . . . 528
5.3 Slave operation. . . . . . . . . . . . . . . . . . . . . . . 529
5.4 Exception conditions. . . . . . . . . . . . . . . . . . . 529
6 Pin description . . . . . . . . . . . . . . . . . . . . . . . . 530
7 Register description . . . . . . . . . . . . . . . . . . . 531
7.1 SPI Control Register (S0SPCR -
0xE002 0000) . . . . . . . . . . . . . . . . . . . . . . . . 531
7.2 SPI Status Register (S0SPSR -
0xE002 0004) . . . . . . . . . . . . . . . . . . . . . . . . 532
7.3 SPI Data Register (S0SPDR - 0xE002 0008) 533
7.4 SPI Clock Counter Register (S0SPCCR -
0xE002 000C) . . . . . . . . . . . . . . . . . . . . . . . 533
7.5 SPI Test Control Register (SPTCR -
0xE002 0010). . . . . . . . . . . . . . . . . . . . . . . . 533
7.6 SPI Test Status Register (SPTSR -
0xE002 0014). . . . . . . . . . . . . . . . . . . . . . . . 534
7.7 SPI Interrupt Register (S0SPINT -
0xE002 001C) . . . . . . . . . . . . . . . . . . . . . . . 534
8 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 534
Chapter 20: LPC24XX SSP interface SSP0/1
1 Basic configuration . . . . . . . . . . . . . . . . . . . . 536
2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
3 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
4 Pin descriptions . . . . . . . . . . . . . . . . . . . . . . . 537
5 Bus description . . . . . . . . . . . . . . . . . . . . . . . 537
5.1 Texas Instruments synchronous serial frame
format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
5.2 SPI frame format . . . . . . . . . . . . . . . . . . . . . 538
5.2.1 Clock Polarity (CPOL) and Phase (CPHA)
control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
5.2.2 SPI format with CPOL=0,CPHA=0 . . . . . . . . 539
5.2.3 SPI format with CPOL=0,CPHA=1 . . . . . . . . 540
5.2.4 SPI format with CPOL = 1,CPHA = 0 . . . . . . 540
5.2.5 SPI format with CPOL = 1,CPHA = 1 . . . . . . 542
5.3 Semiconductor Microwire frame format . . . . 542
5.3.1 Setup and hold time requirements on CS with
respect to SK in Microwire mode . . . . . . . . . 544
6 Register description . . . . . . . . . . . . . . . . . . . 544
6.1 SSPn Control Register 0 (SSP0CR0 -
0xE006 8000, SSP1CR0 - 0xE003 0000) . . 545
6.2 SSPn Control Register 1 (SSP0CR1 -
0xE006 8004, SSP1CR1 - 0xE003 0004) . . 546
6.3 SSPn Data Register (SSP0DR - 0xE006 8008,
SSP1DR - 0xE003 0008) . . . . . . . . . . . . . . . 547
6.4 SSPn Status Register (SSP0SR - 0xE006 800C,
SSP1SR - 0xE003 000C). . . . . . . . . . . . . . . 548
6.5 SSPn Clock Prescale Register (SSP0CPSR -
0xE006 8010, SSP1CPSR - 0xE003 0010) . 548
6.6 SSPn Interrupt Mask Set/Clear Register
(SSP0IMSC - 0xE006 8014, SSP1IMSC -
0xE003 0014). . . . . . . . . . . . . . . . . . . . . . . . 548
6.7 SSPn Raw Interrupt Status Register (SSP0RIS -
0xE006 8018, SSP1RIS - 0xE003 0018) . . . 549
6.8 SSPn Masked Interrupt Status Register
(SSP0MIS - 0xE006 801C, SSP1MIS -
0xE003 001C) . . . . . . . . . . . . . . . . . . . . . . . 549
6.9 SSPn Interrupt Clear Register (SSP0ICR -
0xE006 8020, SSP1ICR - 0xE003 0020). . . 550
6.10 SSPn DMA Control Register (SSP0DMACR -
0xE006 8024, SSP1DMACR -
0xE003 0024) . . . . . . . . . . . . . . . . . . . . . . . 550
Chapter 21: LPC24XX SD/MMC card interface
1 Basic configuration . . . . . . . . . . . . . . . . . . . . 551
2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 551
3 Features of the MCI . . . . . . . . . . . . . . . . . . . . 551
4 SD/MMC card interface pin description . . . . 551
5 Functional overview . . . . . . . . . . . . . . . . . . . 552
5.1 Mutimedia card . . . . . . . . . . . . . . . . . . . . . . . 552
5.2 Secure digital memory card . . . . . . . . . . . . . 552
5.2.1 Secure digital memory card bus signals . . . . 553
5.3 MCI adapter . . . . . . . . . . . . . . . . . . . . . . . . . 553
5.3.1 Adapter register block. . . . . . . . . . . . . . . . . . 554
5.3.2 Control unit . . . . . . . . . . . . . . . . . . . . . . . . . . 554
5.3.3 Command path . . . . . . . . . . . . . . . . . . . . . . . 554
5.3.4 Command path state machine . . . . . . . . . . . 554
5.3.5 Command format . . . . . . . . . . . . . . . . . . . . . 556
5.3.6 Data path . . . . . . . . . . . . . . . . . . . . . . . . . . . 557
5.3.7 Data path state machine. . . . . . . . . . . . . . . . 557
5.3.8 Data counter . . . . . . . . . . . . . . . . . . . . . . . . . 559
5.3.9 Bus mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 560
5.3.10 CRC Token status. . . . . . . . . . . . . . . . . . . . . 560
5.3.11 Status flags . . . . . . . . . . . . . . . . . . . . . . . . . . 561
5.3.12 CRC generator. . . . . . . . . . . . . . . . . . . . . . . 561
5.3.13 Data FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . 561
5.3.14 Transmit FIFO . . . . . . . . . . . . . . . . . . . . . . . 562
5.3.15 Receive FIFO. . . . . . . . . . . . . . . . . . . . . . . . 562
5.3.16 APB interfaces . . . . . . . . . . . . . . . . . . . . . . . 563
5.3.17 Interrupt logic . . . . . . . . . . . . . . . . . . . . . . . . 563
6 Register description . . . . . . . . . . . . . . . . . . . 563
6.1 Power Control Register (MCI Power -
0xE008 C000) . . . . . . . . . . . . . . . . . . . . . . . 564
6.2 Clock Control Register (MCIClock -
0xE008 C004) . . . . . . . . . . . . . . . . . . . . . . . 564
6.3 Argument Register (MCIArgument -
0xE008 C008) . . . . . . . . . . . . . . . . . . . . . . . 565
6.4 Command Register (MCICommand -
0xE008 C00C) . . . . . . . . . . . . . . . . . . . . . . . 565
6.5 Command Response Register
(MCIRespCommand - 0xE008 C010) . . . . . 566
6.6 Response Registers (MCIResponse0-3 -
0xE008 C014, E008 C018, E008 C01C and
E008 C020) . . . . . . . . . . . . . . . . . . . . . . . . . 566