NXP Semiconductors LPC24XX UM10237 - Manual (Page 778)

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User manual Rev. 04 — 26 August 2009 778 of 792
NXP Semiconductors
UM10237
Chapter 36: LPC24XX Supplementary information
5.6 Pin Function Select Register 5 (PINSEL5 -
0xE002 C014). . . . . . . . . . . . . . . . . . . . . . . . 184
5.7 Pin Function Select Register 6 (PINSEL6 -
0xE002 C018). . . . . . . . . . . . . . . . . . . . . . . . 186
5.8 Pin Function Select Register 7 (PINSEL7 -
0xE002 C01C) . . . . . . . . . . . . . . . . . . . . . . . 186
5.9 Pin Function Select Register 8 (PINSEL8 -
0xE002 C020). . . . . . . . . . . . . . . . . . . . . . . . 187
5.10 Pin Function Select Register 9 (PINSEL9 -
0xE002 C024). . . . . . . . . . . . . . . . . . . . . . . . 188
5.11 Pin Function Select Register 10 (PINSEL10 -
0xE002 C028). . . . . . . . . . . . . . . . . . . . . . . . 189
5.12 Pin Function Select Register 11 (PINSEL11 -
0xE002 C02C) . . . . . . . . . . . . . . . . . . . . . . . 190
5.13 Pin Mode select register 0 (PINMODE0 -
0xE002 C040). . . . . . . . . . . . . . . . . . . . . . . . 190
5.14 Pin Mode select register 1 (PINMODE1 -
0xE002 C044). . . . . . . . . . . . . . . . . . . . . . . . 191
5.15 Pin Mode select register 2 (PINMODE2 -
0xE002 C048) . . . . . . . . . . . . . . . . . . . . . . . 191
5.16 Pin Mode select register 3 (PINMODE3 -
0xE002 C04C) . . . . . . . . . . . . . . . . . . . . . . . 191
5.17 Pin Mode select register 4 (PINMODE4 -
0xE002 C050) . . . . . . . . . . . . . . . . . . . . . . . 191
5.18 Pin Mode select register 5 (PINMODE5 -
0xE002 C054) . . . . . . . . . . . . . . . . . . . . . . . 192
5.19 Pin Mode select register 6 (PINMODE6 -
0xE002 C058) . . . . . . . . . . . . . . . . . . . . . . . 192
5.20 Pin Mode select register 7 (PINMODE7 -
0xE002 C05C) . . . . . . . . . . . . . . . . . . . . . . . 192
5.21 Pin Mode select register 8 (PINMODE8 -
0xE002 C060) . . . . . . . . . . . . . . . . . . . . . . . 192
5.22 Pin Mode select register 9 (PINMODE9 -
0xE002 C064) . . . . . . . . . . . . . . . . . . . . . . . 193
Chapter 10: LPC24XX General Purpose Input/Output (GPIO)
1 How to read this chapter . . . . . . . . . . . . . . . . 194
2 Basic configuration . . . . . . . . . . . . . . . . . . . . 194
3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
3.1 Digital I/O ports . . . . . . . . . . . . . . . . . . . . . . . 194
3.2 Interrupt generating digital ports . . . . . . . . . . 195
4 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . 195
5 Pin description . . . . . . . . . . . . . . . . . . . . . . . . 196
6 Register description . . . . . . . . . . . . . . . . . . . 196
6.1 GPIO port Direction register IODIR and
FIODIR(IO[0/1]DIR - 0xE002 80[0/1]8 and
FIO[0/1/2/3/4]DIR - 0x3FFF C0[0/2/4/6/8]0) . 199
6.2 GPIO port output Set register IOSET and
FIOSET(IO[0/1]SET - 0xE002 80[0/1]4 and
FIO[0/1/2/3/4]SET - 0x3FFF C0[1/3/5/7/9]8) 200
6.3 GPIO port output Clear register IOCLR and
FIOCLR (IO[0/1]CLR - 0xE002 80[0/1]C and
FIO[0/1/2/3/4]CLR - 0x3FFF C0[1/3/5/7/9]C) 202
6.4 GPIO port Pin value register IOPIN and FIOPIN
(IO[0/1]PIN - 0xE002 80[0/1]0 and
FIO[0/1/2/3/4]PIN - 0x3FFF C0[1/3/5/7/9]4) . 203
6.5 Fast GPIO port Mask register
FIOMASK(FIO[0/1/2/3/4]MASK -
0x3FFF C0[1/3/5/7/9]0) . . . . . . . . . . . . . . . . 205
6.6 GPIO interrupt registers . . . . . . . . . . . . . . . . 207
6.6.1 GPIO overall Interrupt Status register (IOIntStatus
- 0xE002 8080) . . . . . . . . . . . . . . . . . . . . . . 207
6.6.2 GPIO Interrupt Enable for Rising edge register
(IO0IntEnR - 0xE002 8090 and IO2IntEnR -
0xE002 80B0) . . . . . . . . . . . . . . . . . . . . . . . 207
6.6.3 GPIO Interrupt Enable for Falling edge register
(IO0IntEnF - 0xE002 8094 and IO2IntEnF -
0xE002 80B4) . . . . . . . . . . . . . . . . . . . . . . . 207
6.6.4 GPIO Interrupt Status for Rising edge register
(IO0IntStatR - 0xE002 8084 and IO2IntStatR -
0xE002 80A4) . . . . . . . . . . . . . . . . . . . . . . . 208
6.6.5 GPIO Interrupt Status for Falling edge register
(IO0IntStatF - 0xE002 8088 and IO2IntStatF -
0xE002 80A8) . . . . . . . . . . . . . . . . . . . . . . . 208
6.6.6 GPIO Interrupt Clear register (IO0IntClr -
0xE002 808C and IO2IntClr - 0xE002 80AC) 208
7 GPIO usage notes . . . . . . . . . . . . . . . . . . . . . 209
7.1 Example 1: sequential accesses to IOSET and
IOCLR affecting the same GPIO pin/bit . . . . 209
7.2 Example 2: an instantaneous output of 0s and 1s
on a GPIO port. . . . . . . . . . . . . . . . . . . . . . . 209
7.3 Writing to IOSET/IOCLR vs. IOPIN . . . . . . . 210
7.4 Output signal frequency considerations when
using the legacy and enhanced GPIO
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
Chapter 11: LPC24XX Ethernet
1 How to read this chapter . . . . . . . . . . . . . . . . 211
2 Basic configuration . . . . . . . . . . . . . . . . . . . . 211
3 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 211
4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
5 Ethernet architecture. . . . . . . . . . . . . . . . . . . 213
5.1 Partitioning . . . . . . . . . . . . . . . . . . . . . . . . . . 214
5.2 Example PHY Devices . . . . . . . . . . . . . . . . . 215
5.3 DMA engine functions . . . . . . . . . . . . . . . . . 215
5.4 Overview of DMA operation . . . . . . . . . . . . . 216
5.5 Ethernet Packet . . . . . . . . . . . . . . . . . . . . . . 216
6 Pin description . . . . . . . . . . . . . . . . . . . . . . . 217
7 Register description . . . . . . . . . . . . . . . . . . . 218
7.1 Ethernet MAC register definitions . . . . . . . . 220
7.1.1 MAC Configuration Register 1 (MAC1 -
0xFFE0 0000) . . . . . . . . . . . . . . . . . . . . . . . 221
7.1.2 MAC Configuration Register 2 (MAC2 -
0xFFE0 0004) . . . . . . . . . . . . . . . . . . . . . . . 221