Artesyn ARTM-831X Installation and Use (June 2014) - Manual (Page 9)

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ARTM-831X Installation and Use (6806800M76E) 9
9.4.12 Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
9.4.13 Debug LEDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
9.5 RTM FPGA HW/SW Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
9.5.1 RTM FPGA Address map Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
9.5.2 RTM FPGA Memories and Registers Detailed. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
9.5.2.1 TSI Memory (TsiMem) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
9.5.2.2 GR8 Memory (Gr8Mem) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
9.5.2.3 SerDes Client Interface (SerDesClientIf) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
9.5.2.4 TSI Registers (TsiRegs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
9.5.2.5 Gr8 Registers (Gr8Regs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
9.5.2.6 TSI Interior/Exterior Test Pattern Generator Block (TsiTstPatGenBlk) . . . . . 208
9.5.2.7 TSI Interior/Exterior Test Pattern Comparator Block (TsiTstPatCmpBlk) . . . 210
9.5.2.8 Tsi to Serdes Converter Block (Tsi2SerBlk) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
9.5.2.9 Deserializer to TSI Allocater Block (Des2TsiBlk) . . . . . . . . . . . . . . . . . . . . . . . . 219
9.5.2.10 Transport Overhead Registers (TohRegs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
9.5.2.11 General Register (GnrlRegs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
9.5.2.12 General Test Registers (GenTestRegs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
9.5.2.13 Framer and Line Interface Unit Sideband Signal Registers (FrLiuSdBndRegs) .
265
9.5.2.14 Configuration Prom Update Registers accessed through RTM FPGA as bridge to
SPI bus 0 (CfgPrmUpd) 278
9.5.2.15 External components accessed through RTM FPGA as bridge to SPI bus 1
(ExtBridgedCompSpi1) 280
9.5.2.16 External components accessed through RTM FPGA as bridge to SPI bus 2
(ExtBridgedCompSpi2) 280
9.5.2.17 External components accessed through RTM FPGA as bridge to SPI bus 3
(ExtBridgedCompSpi3) 280
9.5.2.18 External components accesses through RTM FPGA as bridge to local bus
(ExtBridgedComp) 281
9.5.3 PCI Configuration Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
9.5.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
9.5.3.2 Detailed Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
9.6 TSI channel mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288