Maxim Integrated MAXQ Family - Manual (Page 130)

13-1
MAXQ Family User’s Guide
SECTION 13: 1-Wire BUS MASTER
This section contains the following information:
13.1 1-Wire Peripheral Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-3
13.1.1 1-Wire Address Register (OWA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-3
13.1.2 1-Wire Data Register (OWD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-3
13.2 1-Wire Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-4
13.2.1 1-Wire Clock Divisor Register (OWA = 100b) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-4
13.3 1-Wire Bus Master Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-5
13.3.1 1-Wire Control Register (OWA = 101b) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-5
13.4 1-Wire Bus Master Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-6
13.4.1 1-Wire Command Register (OWA = 000b) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-6
13.5 Search Operation Using Search ROM Accelerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-6
13.5.1 Accelerated ROM Search Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-8
13.6 1-Wire Transmit and Receive Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-9
13.6.1 1-Wire Transmit/Receive Buffer (OWA = 001b) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-9
13.7 1-Wire Bus Master Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-10
13.7.1 1-Wire Interrupt Flag Register (OWA = 010b) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-10
13.7.2 1-Wire Interrupt Enable Register (OWA = 011b) . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-11
13.8 I/O Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-11
LIST OF FIGURES
LIST OF TABLES
Figure 13-1. 1-Wire Bus Master Functional Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-2
Figure 13-2. 1-Wire Bus Signaling in Standard Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-12
Table 13-1. Clock Divisor Register Setting for Reference Clock Rates . . . . . . . . . . . . . . . . . . . . .13-4
Table 13-2. ROM ID Read Time Slot Possibilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-7
Table 13-3. Search ROM Accelerator Transmit/Receive Byte Sequence . . . . . . . . . . . . . . . . . . .13-7
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