Motorola DSP56012 - Manual (Page 8)

viii Motorola
5.4.6.16 Host Receive Overrun Error (HROE)—Bit 20 . . . . . . 5-18
5.4.6.17 Host Bus Error (HBER)—Bit 21 . . . . . . . . . . . . . . . . . 5-18
5.4.6.18 HCSR Host Busy (HBUSY)—Bit 22. . . . . . . . . . . . . . 5-19
5.5 CHARACTERISTICS OF THE SPI BUS. . . . . . . . . . . . . . . 5-19
5.6 CHARACTERISTICS OF THE I
2
C BUS . . . . . . . . . . . . . . . 5-20
5.6.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20
5.6.2 I
2
C Data Transfer Formats . . . . . . . . . . . . . . . . . . . . . . . 5-22
5.7 SHI PROGRAMMING CONSIDERATIONS . . . . . . . . . . . . 5-23
5.7.1 SPI Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23
5.7.2 SPI Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24
5.7.3 I
2
C Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25
5.7.3.1 Receive Data in I
2
C Slave Mode . . . . . . . . . . . . . . . . 5-26
5.7.3.2 Transmit Data In I
2
C Slave Mode . . . . . . . . . . . . . . . 5-27
5.7.4 I
2
C Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-27
5.7.4.1 Receive Data in I
2
C Master Mode . . . . . . . . . . . . . . . 5-29
5.7.4.2 Transmit Data In I
2
C Master Mode . . . . . . . . . . . . . . 5-29
5.7.5 SHI Operation During Stop. . . . . . . . . . . . . . . . . . . . . . . 5-30
6.1 INTRODUCTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.2 SERIAL AUDIO INTERFACE INTERNAL ARCHITECTURE 6-4
6.2.1 Baud-Rate Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.2.2 Receive Section Overview . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.2.3 SAI Transmit Section Overview . . . . . . . . . . . . . . . . . . . . 6-6
6.3 SERIAL AUDIO INTERFACE PROGRAMMING MODEL. . . 6-8
6.3.1 Baud Rate Control Register (BRC). . . . . . . . . . . . . . . . . . 6-9
6.3.1.1 Prescale Modulus select (PM[7:0])—Bits 7–0 . . . . . . 6-10
6.3.1.2 Prescaler Range (PSR)—Bit 8. . . . . . . . . . . . . . . . . . 6-10
6.3.1.3 BRC Reserved Bits—Bits 15–9 . . . . . . . . . . . . . . . . . 6-10
6.3.2 Receiver Control/Status Register (RCS) . . . . . . . . . . . . 6-10
6.3.2.1 RCS Receiver 0 Enable (R0EN)—Bit 0 . . . . . . . . . . . 6-10
6.3.2.2 RCS Receiver 1 Enable (R1EN)—Bit 1 . . . . . . . . . . . 6-11
6.3.2.3 RCS Reserved Bit—Bits 13 and 2 . . . . . . . . . . . . . . . 6-11
6.3.2.4 RCS Receiver Master (RMST)—Bit 3 . . . . . . . . . . . . 6-11
6.3.2.5 RCS Receiver Word Length Control (RWL[1:0])—Bits 4 and 5
6-11
6.3.2.6 RCS Receiver Data Shift Direction (RDIR)—Bit 6 . . . 6-12
6.3.2.7 RCS Receiver Left Right Selection (RLRS)—Bit 7 . . 6-12
6.3.2.8 RCS Receiver Clock Polarity (RCKP)—Bit 8 . . . . . . . 6-13
6.3.2.9 RCS Receiver Relative Timing (RREL)—Bit 9. . . . . . 6-13