Motorola DSP56012 - Manual (Page 6)

vi Motorola
4.4.5.6.4 ISR HI Flag 2 (HF2)—Bit 3 (read only) . . . . . . . . . 4-31
4.4.5.6.5 ISR HI Flag 3 (HF3)—Bit 4 (read only) . . . . . . . . . 4-31
4.4.5.6.6 ISR Reserved—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.4.5.6.7 ISR DMA Status (DMA)—Bit 6 . . . . . . . . . . . . . . . 4-32
4.4.5.6.8 ISR Host Request (HOREQ)—Bit 7 . . . . . . . . . . . 4-32
4.4.5.7 Interrupt Vector Register (IVR) . . . . . . . . . . . . . . . . . 4-32
4.4.5.8 Receive Byte Registers (RXH, RXM, RXL) . . . . . . . . 4-32
4.4.5.9 Transmit Byte Registers (TXH, TXM, TXL) . . . . . . . . 4-33
4.4.5.10 Registers After Reset. . . . . . . . . . . . . . . . . . . . . . . . . 4-33
4.4.6 HI Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.4.6.1 HI Data Bus (H0–H7) . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.4.6.2 HI Address (HOA2–HOA0) . . . . . . . . . . . . . . . . . . . . 4-35
4.4.6.3 HI Read/Write (HR/W) . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.4.6.4 HI Enable (HEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.4.6.5 Host Request (HOREQ). . . . . . . . . . . . . . . . . . . . . . . 4-35
4.4.6.6 Host Acknowledge (HACK) . . . . . . . . . . . . . . . . . . . . 4-36
4.4.7 Servicing the HI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.4.7.1 HI—Host Processor Data Transfer . . . . . . . . . . . . . . 4-37
4.4.7.2 Host Interrupts using Host Request (HOREQ) . . . . . 4-38
4.4.7.3 Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
4.4.7.4 Servicing Non-DMA Interrupts . . . . . . . . . . . . . . . . . . 4-39
4.4.7.5 Servicing DMA Interrupts . . . . . . . . . . . . . . . . . . . . . . 4-41
4.4.8 Host Interface Application Examples . . . . . . . . . . . . . . . 4-42
4.4.8.1 HI Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.4.8.2 Polling/Interrupt Controlled Data Transfer . . . . . . . . . 4-45
4.4.8.2.1 Host to DSP—Data Transfer . . . . . . . . . . . . . . . . . 4-49
4.4.8.2.2 Host to DSP–Command Vector . . . . . . . . . . . . . . 4-51
4.4.8.2.3 Host to DSP—Bootstrap Loading Using the HI . . . 4-54
4.4.8.2.4 DSP to Host—Data Transfer . . . . . . . . . . . . . . . . . 4-56
4.4.8.3 DMA Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . 4-59
4.4.8.3.1 Host to DSP—Internal Processing . . . . . . . . . . . . 4-61
4.4.8.3.2 Host to DSP—DMA Procedure . . . . . . . . . . . . . . . 4-62
4.4.8.3.3 DSP to HI —Internal Processing . . . . . . . . . . . . . . 4-64
4.4.8.3.4 DSP to Host—DMA Procedure . . . . . . . . . . . . . . . 4-65
4.4.8.4 HI Port Usage Considerations—Host Side . . . . . . . . 4-65
4.4.8.4.1 Unsynchronized Reading of Receive Byte Registers4-65
4.4.8.4.2 Overwriting Transmit Byte Registers. . . . . . . . . . . 4-66
4.4.8.4.3 Synchronization of Status Bits from DSP to Host . 4-66