Motorola DSP56012 - Manual (Page 5)

Motorola v
4.4.4.1.2 HCR HI Transmit Interrupt Enable (HTIE)—Bit 1 . 4-15
4.4.4.1.3 HCR HI Command Interrupt Enable (HCIE)—Bit 2 4-15
4.4.4.1.4 HCR HI Flag 2 (HF2)—Bit 3 . . . . . . . . . . . . . . . . . 4-15
4.4.4.1.5 HCR HI Flag 3 (HF3)—Bit 4 . . . . . . . . . . . . . . . . . 4-15
4.4.4.1.6 HCR Reserved—Bits 5, 6, and 7. . . . . . . . . . . . . . 4-16
4.4.4.2 HI Status Register (HSR). . . . . . . . . . . . . . . . . . . . . . 4-16
4.4.4.2.1 HSR HI Receive Data Full (HRDF)—Bit 0. . . . . . . 4-16
4.4.4.2.2 HSR HI Transmit Data Empty (HTDE)—Bit 1 . . . . 4-16
4.4.4.2.3 HSR HI Command Pending (HCP)—Bit 2. . . . . . . 4-17
4.4.4.2.4 HSR HI Flag 0 (HF0)—Bit 3 . . . . . . . . . . . . . . . . . 4-17
4.4.4.2.5 HSR HI Flag 1 (HF1)—Bit 4 . . . . . . . . . . . . . . . . . 4-17
4.4.4.2.6 HSR Reserved—Bits 5 and 6 . . . . . . . . . . . . . . . . 4-18
4.4.4.2.7 HSR DMA Status (DMA)—Bit 7 . . . . . . . . . . . . . . 4-18
4.4.4.3 HI Receive Data Register (HORX). . . . . . . . . . . . . . . 4-18
4.4.4.4 HI Transmit Data Register (HOTX) . . . . . . . . . . . . . . 4-19
4.4.4.5 Register Contents After Reset . . . . . . . . . . . . . . . . . . 4-19
4.4.4.6 DSP Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.4.4.7 HI Usage Considerations—DSP Side . . . . . . . . . . . . 4-21
4.4.5 HI—Host Processor Viewpoint . . . . . . . . . . . . . . . . . . . . 4-21
4.4.5.1 Programming Model—Host Processor Viewpoint . . . 4-21
4.4.5.2 Host Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.4.5.3 Interrupt Control Register (ICR) . . . . . . . . . . . . . . . . . 4-24
4.4.5.3.1 ICR Receive Request Enable (RREQ)—Bit 0 . . . . 4-24
4.4.5.3.2 ICR Transmit Request Enable (TREQ)—Bit 1 . . . 4-24
4.4.5.3.3 ICR Reserved—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . 4-25
4.4.5.3.4 ICR HI Flag 0 (HF0)—Bit 3 . . . . . . . . . . . . . . . . . . 4-25
4.4.5.3.5 ICR HI Flag 1 (HF1)—Bit 4 . . . . . . . . . . . . . . . . . . 4-26
4.4.5.3.6 ICR HI Mode Control (HM1 and HM0)—Bits 5 and 64-26
4.4.5.3.7 ICR Initialize Bit (INIT)—Bit 7 . . . . . . . . . . . . . . . . 4-27
4.4.5.4 HI Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.4.5.5 Command Vector Register (CVR) . . . . . . . . . . . . . . . 4-29
4.4.5.5.1 CVR HI Vector (HV)—Bits 0–5 . . . . . . . . . . . . . . . 4-29
4.4.5.5.2 CVR Reserved—Bit 6 . . . . . . . . . . . . . . . . . . . . . . 4-30
4.4.5.5.3 CVR Host Command (HC)—Bit 7 . . . . . . . . . . . . . 4-30
4.4.5.6 Interrupt Status Register (ISR). . . . . . . . . . . . . . . . . . 4-30
4.4.5.6.1 ISR Receive Data Register Full (RXDF)—Bit 0. . . 4-30
4.4.5.6.2 ISR Transmit Data Register Empty (TXDE)—Bit 1 4-31
4.4.5.6.3 ISR Transmitter Ready (TRDY)—Bit 2 . . . . . . . . . 4-31