Texas Instruments TMS320C2XX - Manual (Page 20)

Figures
xxi Contents
5–5 INT2/INT3 Request Flow Chart 5-18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–6 Maskable Interrupt Operation Flow Chart 5-20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–7 ’C2xx Interrupt Flag Register (IFR) — Data-Memory Address 0006h 5-21 . . . . . . . . . . . . . . . .
5–8 ’C2xx Interrupt Mask Register (IMR) — Data-Memory Address 0004h 5-23 . . . . . . . . . . . . . . .
5–9 ’C2xx Interrupt Control Register (ICR) — I/O-Space Address FFECh 5-26 . . . . . . . . . . . . . . .
5–10 Nonmaskable Interrupt Operation Flow Chart 5-29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–1 Instruction Register Contents for Example 6–1 6-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–2 Two Words Loaded Consecutively to the Instruction Register in Example 6–2 6-3 . . . . . . . . .
6–3 Pages of Data Memory 6-4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–4 Instruction Register (IR) Contents in Direct Addressing Mode 6-5 . . . . . . . . . . . . . . . . . . . . . . .
6–5 Generation of Data Addresses in Direct Addressing Mode 6-5 . . . . . . . . . . . . . . . . . . . . . . . . . .
6–6 Instruction Register Content in Indirect Addressing 6-12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–1 Bit Numbers and Their Corresponding Bit Codes for BIT Instruction 7-45 . . . . . . . . . . . . . . . .
7–2 Bit Numbers and Their Corresponding Bit Codes for BITT Instruction 7-47 . . . . . . . . . . . . . . .
7–3 LST #0 Operation 7-87 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–4 LST #1 Operation 7-88 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–1 Using the Internal Oscillator 8-4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–2 Using an External Oscillator 8-5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–3 ’C2xx CLK Register — I/O-Space Address FFE8h 8-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–4 Timer Functional Block Diagram 8-8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–5 ’C2xx Timer Control Register (TCR) — I/O-Space Address FFF8h 8-11 . . . . . . . . . . . . . . . . . .
8–6 ’C2xx Wait-State Generator Control Register (WSGR)
— I/O-Space Address FFFCh
8-15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–7 BIO Timing Diagram Example 8-18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–1 Synchronous Serial Port Block Diagram 9-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–2 2-Way Serial Port Transfer With External Frame Sync and External Clock 9-5 . . . . . . . . . . . .
9–3 Synchronous Serial Port Control Register (SSPCR)
— I/O-Space Address FFF1h
9-8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–4 Burst Mode Transmission With Internal Frame Sync and
Multiple Words in the Buffer
9-17 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–5 Burst Mode Transmission With External Frame Sync 9-19 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–6 Continuous Mode Transmission With Internal Frame Sync 9-21 . . . . . . . . . . . . . . . . . . . . . . . . .
9–7 Continuous Mode Transmission With External Frame Sync 9-23 . . . . . . . . . . . . . . . . . . . . . . . .
9–8 Burst Mode Reception 9-25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–9 Continuous Mode Reception 9-26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–10 Test Bits in the SSPCR 9-27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–1 Asynchronous Serial Port Block Diagram 10-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–2 Typical Serial Link Between a ’C2xx Device and a Host CPU 10-6 . . . . . . . . . . . . . . . . . . . . . .
10–3 Asynchronous Serial Port Control Register (ASPCR) — I/O-Space
Address FFF5h
10-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–4 I/O Status Register (IOSR) — I/O-Space Address FFF6h 10-10 . . . . . . . . . . . . . . . . . . . . . . . . .
10–5 Example of the Logic for Pins IO0–IO3 10-15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–6 Data Transmit 10-19 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–7 Data Receive 10-20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–1 ’C209 Address Maps 11-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .