Texas Instruments TMS320C2XX - Manual (Page 356)

Clock Generator
8-6
Table 8–2. ’C2xx Input Clock Modes
ББББ
Б ББ Б
ББББ
Clock
Mode
ББББББББ
Б ББББББ Б
ББББББББ
CLKOUT1 Rate
ББББ
Б ББ Б
ББББ
DIV2
БББ
Б Б Б
БББ
DIV1
ББ
ББ
ББ
ББББББ
Б ББББ Б
ББББББ
External
CLKIN Source?
БББББ
Б БББ Б
БББББ
Internal
Oscillator
БББББ
Б БББ Б
БББББ
Internal
PLL
ББББ
ББББ
ч
2
ББББББББ
ББББББББ
CLKOUT1 = CLKIN
ч
2
ББББ
ББББ
0
БББ
БББ
0
ББ
ББ
ББББББ
ББББББ
No
БББББ
БББББ
Enabled
БББББ
БББББ
Disabled
ББББ
ББББ
ББББББББ
ББББББББ
ББББ
ББББ
БББ
БББ
ББ
ББ
ББББББ
ББББББ
Yes БББББ
БББББ
Disabled БББББ
БББББ
Disabled
ББББ
Б ББ Б
ББББ
Ч
1
ББББББББ
Б ББББББ Б
ББББББББ
CLKOUT1 = CLKIN
Ч
1
ББББ
Б ББ Б
ББББ
0
БББ
Б Б Б
БББ
1
ББ
ББ
ББ
ББББББ
Б ББББ Б
ББББББ
Required
БББББ
Б БББ Б
БББББ
Disabled
БББББ
Б БББ Б
БББББ
Enabled
ББББ
ББББ
Ч
2
ББББББББ
ББББББББ
CLKOUT1 = CLKIN
Ч
2
ББББ
ББББ
1
БББ
БББ
0
ББ
ББ
ББББББ
ББББББ
Required
БББББ
БББББ
Disabled
БББББ
БББББ
Enabled
ББББ
ББББ
Ч
4
ББББББББ
ББББББББ
CLKOUT1 = CLKIN
Ч
4
ББББ
ББББ
1
БББ
БББ
1
ББ
ББ
ББББББ
ББББББ
Required
БББББ
БББББ
Disabled
БББББ
БББББ
Enabled
Remember the following when configuring the clock mode:
- The clock mode configuration cannot be dynamically changed. After you
change the levels on DIV1 and DIV2, the mode is not changed until a hard-
ware reset is executed (RS low).
- The operation of the PLL circuit is affected by the operating voltage of the
device. If your device operates at 5V, the PLL5V signal should be tied high
at the PLL5V pin. If you have a 3-V device, tie PLL5V low.
- The
Ч
1,
Ч
2, and
×
4 modes use an internal phase lock loop (PLL) that re-
quires approximately 2500 cycles to lock. Delay the rising edge of RS until
at least three cycles after the PLL has stabilized. When the PLL is used,
the duty cycle of the CLKIN signal is more flexible, but the minimum duty
cycle should not be less than 10 nanoseconds. When the PLL is not used,
no phase-locking time is necessary, but the minimum pulse width must be
45% of the minimum clock cycle.