Figures – Digilent 6003-410-000P-KIT User Manual
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UG069 (v1.0) March 8, 2005
XUP Virtex-II Pro Development System
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Chapter 1: XUP Virtex-II Pro Development System
Figure 1-1: XUP Virtex-II Pro Development System Block Diagram . . . . . . . . . . . . . . . . . 14
Figure 1-2: XUP Virtex-II Pro Development System Board Photo. . . . . . . . . . . . . . . . . . . . 15
Figure 1-3: I/O Bank Connections to Peripheral Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 2-1: Typical Switching Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Figure 2-2: MGT Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 2-3: Configuration Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 2-4: External Differential Clock Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 2-5: Alternate Clock Input Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 2-6: Definition of Start and Stop Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 2-7: Acknowledge Response from Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 2-8: EEPROM Sequential Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 2-9: EEPROM Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 2-10: Clock Generation for the DDR SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 2-11: XSGA Output. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 2-12: AC97 Audio CODEC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 2-13: Audio Power Amplifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 2-14: Expansion Headers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 2-15: CPU Debug Connector Pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 2-16: RELOAD and CPU RESET Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 2-17: RS-232 Serial Port Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Figure 2-18: PS/2 Serial Port Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Figure 2-19: 10/100 Ethernet Interface Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Figure 2-20: SMA-based MGT Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 2-21: 1.5 Gb/s Serial Data Transmission over 0.5 meter of SATA Cable . . . . . . . . 70
Figure 2-22: 1.5 Gb/s Serial Data Transmission over 1.0 meter of SATA Cable . . . . . . . . 70
Appendix A: Configuring the FPGA from the Embedded USB
Figure A-1: Device Manager Cable Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure A-2: iMPACT Cable Selection Drop-Down Menu . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure A-3: iMPACT Cable Communication Setup Dialog . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure A-4: Initializing the JTAG Chain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure A-5: Properly Identified JTAG Configuration Chain . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure A-6: Assigning Configuration Files to Devices in the JTAG Chain . . . . . . . . . . . . 75
Figure A-7: Assigning a Configuration File to the FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . 76