Tser, Tsysclk tsync, Tsig – Maxim Integrated DS21Q55 User Manual
Page 230: Tser tssync tsig tser tsig, Bit level detail (4.096mhz bus configurtation), Tser tsig, Framer #1, channels 1 through 32
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DS21Q55
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TRANSMIT IBO FRAME INTERLEAVE MODE TIMING Figure 35-23
NOTES:
1) 4.096MHz bus configuration.
2) 8.192MHz bus configuration.
3) 16.384MHz bus configuration
4) TSYNC is in input mode
TSER
LSB
TSYSCLK
TSYNC
FRAMER2, CHANNEL 32
MSB
LSB
FRAMER 1, CHANNEL 1
TSIG
FRAMER2, CHANNEL 32
FRAMER 1, CHANNEL 1
MSB
LSB
FRAMER1, CHANNEL 2
FRAMER1, CHANNEL 2
4
TSER
TSSYNC
TSIG
TSER
TSIG
F3
F4
F1
F2
F3
F4
F1
F2
F3
F4
1
1
2
2
BIT LEVEL DETAIL (4.096MHz bus configurtation)
F2
F1
F2
F1
F2
F2
F1
F2
F1
F2
F3
F4
F1
F2
F3
F4
F1
F2
F3
F4
A
B
C
D
A
B
C
D
A
B
C
D
TSER
TSIG
3
3
F1
F2
F3
F4
F5
F6
F7
F8
F1
F2
F3
F4
F5
F6
F7
F8
F5
F6
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F1
F2
F3
F4
F5
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F1
F2
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FRAMER #1, CHANNELS 1 through 32