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Figures – Texas Instruments MSP50C614 User Manual

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Figures

xii

Figures

1–1

Functional Block Diagram for the C614

1-7

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1–2

Oscillator and PLL Connection

1-8

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1–3

RESET Circuit

1-9

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1–4

MSP50C614 100 Pin PJM PLastic Package Pinout

1-12

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1–5

120 Pin Grid Array Package for the Development Device, P614

1-13

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2–1

MSP50C614 Core Processor Block Diagram

2-3

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2–2

Computational Unit Block Diagram

2-4

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2–3

Overview of the Multiplier Unit Operation

2-7

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2–4

Overview of the Arithmetic Logic Unit

2-9

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2–5

Overview of the Arithmetic Logic Unit

2-10

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2–6

Data Memory Address Unit

2-12

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2–7

C614 Memory Map (not drawn to scale)

2-16

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2–8

Interrupt Initialization Sequence

2-25

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2–9

PLL Performance

2-30

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2–10

Instruction Execution and Timing

2-34

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3–1

PDM Clock Divider

3-10

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3–2

Relationship Between Comparator/Interrupt Activity and the TIMER1 Control

3-15

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4–1

Top of Stack (TOS) Register Operation

4-3

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4–2

Relative Flag Addressing

4-19

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4–3

Data Memory Organization and Addressing

4-45

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4–4

Data Memory Example

4-47

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4–5

FIR Filter Structure

4-59

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4–6

Setup and Execution of MSP50P614/MSP50C614 Filter Instructions, N+1 Taps

4-67

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4–7

Filter Instruction and Circular Buffering for N+1 Tap Filter

4-68

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4–8

Valid Moves/Transfer in MSP50P614/MSP50C614 Instruction Set

4-131

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5–1

Level Translator Circuit

5-3

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5–2

Hardware Installation

5-5

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5–3

10-Pin IDC Connector

5-6

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5–4

InstallShield Window

5-6

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5–5

Setup Window

5-7

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5–6

Exit Setup Dialog

5-8

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5–7

User Information Dialog

5-8

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5–8

Choose Destination Location Dialog

5-9

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