Motorola MC68VZ328 - Manual (Page 23)

List of Tables xxiii
Table 14-5 UART 1 Baud Control Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 14-12
Table 14-6 UART 1 Receiver Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
Table 14-7 UART 1 Transmitter Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-14
Table 14-8 UART 1 Miscellaneous Register Description . . . . . . . . . . . . . . . . . . . . . . . . 14-16
Table 14-9 UART 1 Non-Integer Prescaler Register Description . . . . . . . . . . . . . . . . . . 14-18
Table 14-10 UART 2 Status/Control Register Description . . . . . . . . . . . . . . . . . . . . . . . . 14-20
Table 14-11 UART 2 Baud Control Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 14-22
Table 14-12 UART 2 Receiver Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-23
Table 14-13 UART 2 Transmitter Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-24
Table 14-14 UART 2 Miscellaneous Register Description . . . . . . . . . . . . . . . . . . . . . . . . 14-26
Table 14-15 UART 2 Non-Integer Prescaler Register Description . . . . . . . . . . . . . . . . . . 14-28
Table 14-16 FIFO Level Marker Interrupt Register Description . . . . . . . . . . . . . . . . . . . . 14-29
Table 14-17 FIFO Level Marker Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-30
Table 15-1 PWM 1 Control Register Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
Table 15-2 PWM 1 Sample Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
Table 15-3 PWM 1 Period Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
Table 15-4 PWM 1 Counter Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
Table 15-5 PWM 2 Control Register Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
Table 15-6 PWM 2 Period Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-9
Table 15-7 PWM 2 Pulse Width Control Register Description . . . . . . . . . . . . . . . . . . . . 15-10
Table 15-8 PWM 2 Counter Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
Table 16-1 ICE Module Address Compare and Mask Registers Description. . . . . . . . . . . 16-5
Table 16-2 ICE Module Control Compare Register Description . . . . . . . . . . . . . . . . . . . . 16-6
Table 16-3 ICE Control Mask Register Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6
Table 16-4 ICE Module Control Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8
Table 16-5 Emulation Mode Hard Coded Memory Locations . . . . . . . . . . . . . . . . . . . . . . 16-9
Table 16-6 ICE Module Status Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-10
Table 17-1 Bootstrap Record Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2
Table 19-1 Maximum Ratings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1
Table 19-2 Maximum and Minimum DC Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 19-2
Table 19-3 CLKO Reference to Chip-Select Signals Timing Parameters . . . . . . . . . . . . . 19-3
Table 19-4 Chip-Select Read Cycle Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . 19-4
Table 19-5 Chip-Select Write Cycle Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . 19-6
Table 19-6 Chip-Select Flash Write Cycle Timing Parameters . . . . . . . . . . . . . . . . . . . . . 19-7
Table 19-7 Chip-Select Timing Trim Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . 19-8
Table 19-8 DRAM Read Cycle 16-Bit Access (CPU Bus Master) Timing Parameters . . . 19-9
Table 19-9 DRAM Write Cycle 16-Bit Access (CPU Bus Master) Timing Parameters . 19-11
Table 19-10 DRAM Hidden Refresh Cycle (Normal Mode) Timing Parameters . . . . . . . 19-12
Table 19-11 DRAM Hidden Refresh Cycle (Low-Power Mode) Timing Parameters . . . . 19-13