Altera 100G Development Kit, Stratix V GX Edition - Manual (Page 57)

Chapter 2: Board Components 2–49
Components and Interfaces
August 2012 Altera Corporation 100G Development Kit, Stratix V GX Edition
Reference Manual
K7 DDR3C_CK_N 1.5-V SSTL V20 Clock input N
J7 DDR3C_CK_P 1.5-V SSTL V21 Clock input P
K9 DDR3C_CKE 1.5-V SSTL F22 Clock enable
L2 DDR3C_CSN 1.5-V SSTL R21 Chip select
E3 DDR3C_DQ0 1.5-V SSTL N17 Data bus
F7 DDR3C_DQ1 1.5-V SSTL L17 Data bus
F2 DDR3C_DQ2 1.5-V SSTL K17 Data bus
F8 DDR3C_DQ3 1.5-V SSTL P17 Data bus
H3 DDR3C_DQ4 1.5-V SSTL R18 Data bus
H8 DDR3C_DQ5 1.5-V SSTL M17 Data bus
G2 DDR3C_DQ6 1.5-V SSTL L18 Data bus
H7 DDR3C_DQ7 1.5-V SSTL R19 Data bus
D7 DDR3C_DQ8 1.5-V SSTL H17 Data bus
C3 DDR3C_DQ9 1.5-V SSTL G17 Data bus
C8 DDR3C_DQ10 1.5-V SSTL E17 Data bus
C2 DDR3C_DQ11 1.5-V SSTL F17 Data bus
A7 DDR3C_DQ12 1.5-V SSTL A16 Data bus
A2 DDR3C_DQ13 1.5-V SSTL B16 Data bus
B8 DDR3C_DQ14 1.5-V SSTL D17 Data bus
A3 DDR3C_DQ15 1.5-V SSTL H16 Data bus
E3 DDR3C_DQ16 1.5-V SSTL A17 Data bus
F7 DDR3C_DQ17 1.5-V SSTL A19 Data bus
F2 DDR3C_DQ18 1.5-V SSTL C18 Data bus
F8 DDR3C_DQ19 1.5-V SSTL D18 Data bus
H3 DDR3C_DQ20 1.5-V SSTL H19 Data bus
H8 DDR3C_DQ21 1.5-V SSTL C19 Data bus
G2 DDR3C_DQ22 1.5-V SSTL E18 Data bus
H7 DDR3C_DQ23 1.5-V SSTL J19 Data bus
D7 DDR3C_DQ24 1.5-V SSTL N20 Data bus
C3 DDR3C_DQ25 1.5-V SSTL M20 Data bus
C8 DDR3C_DQ26 1.5-V SSTL N19 Data bus
C2 DDR3C_DQ27 1.5-V SSTL K19 Data bus
A7 DDR3C_DQ28 1.5-V SSTL W18 Data bus
A2 DDR3C_DQ29 1.5-V SSTL U18 Data bus
B8 DDR3C_DQ30 1.5-V SSTL V18 Data bus
A3 DDR3C_DQ31 1.5-V SSTL T18 Data bus
F3 DDR3C_DQS_P0 1.5-V SSTL P19 Data strobe P byte lane 0
G3 DDR3C_DQS_N0 1.5-V SSTL P18 Data strobe N byte lane 0
C7 DDR3C_DQS_P1 1.5-V SSTL J18 Data strobe P byte lane 1
Table 2–35. DDR3 Interface Pin Assignments, Schematic Signal Names, and Functions (Part 5 of 11)
Board
Reference
Schematic Signal
Name
I/O Standard
Stratix V GX
Device Pin Number
Description