IEI Integration NANO-LX v1.00 - Manual (Page 65)

NANO-LX CPU Card
65
Pin Row A Row B Row C Row D
2 SD7 RESETDRV LA23 IOCS16*
3 SD6 +5V LA22 IRQ10
4 SD5 IRQ9 LA21 IRQ11
5 SD4 -5V LA20 IRQ12
6 SD3 DRQ2 LA19 IRQ15
7 SD2 -12V LA18 IRQ14
8 SD1 ENDXFR* LA17 DACK0*
9 SD0 +12V MEMR* DRQ0
10 IOCHRDY (KEY) MEMW* DACK5*
11 AEN SMEMW* SD8 DRQ5
12 SA19 SMEMR* SD9 DACK6*
13 SA18 IOW* SD10 DRQ6
14 SA17 IOR* SD11 DACK7*
15 SA16 DACK3* SD12 DRQ7
16 SA15 DRQ3 SD13 +5V
17 SA14 DACK1* SD14 MASTER*
18 SA13 DRQ1 SD15 GND
19 SA12 REFRESH* (KEY) GND
20 SA11 SYSCLK -- --
21 SA10 IRQ7 -- --
22 SA9 IRQ6 -- --
23 SA8 IRQ5 -- --
24 SA7 IRQ4 -- --
25 SA6 IRQ3 -- --
26 SA5 DACK2* -- --
27 SA4 TC -- --
28 SA3 BALE -- --
29 SA2 +5V -- --
30 SA1 OSC -- --
31 SA0 GND -- --
Table 3-21: CN7 (PC/104) Connector Pinouts