AMETEK XDL Series II User Manual
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Bit 1 - Se habilita cuando la salida 1 alcanza el límite de corriente (modo de corriente
constante)
Bit 0 -
Se habilita cuando la salida 1 alcanza el límite de voltaje (modo de corriente constante)
Limit Event Status Register 2
Bit 7 -
Se habilita cuando se produce una desconexión de seguridad en la salida auxiliar
Bit 6 - Se habilita cuando la salida auxiliar alcanza el límite de corriente
Bit 5 - Se habilita cuando se produce una desconexión de seguridad por un problema en la
detección remota de la salida 2
Bit 4 - Se habilita cuando se produce una desconexión de seguridad por temperatura en la
salida 2
Bit 3 - Se habilita cuando se produce una desconexión por sobrecorriente en la salida 2
Bit 2 - Se habilita cuando se produce una desconexión por sobretensión en la salida 2
Bit 1 - Se habilita cuando la salida 2 alcanza el límite de corriente (modo de corriente
constante)
Bit 0 -
Se habilita cuando la salida 2 alcanza el límite de voltaje (modo de corriente constante)
Registro de bytes de estado y Registro de activación de peticiones de servicio
Ambos registros se implementan conforme a lo especificado por la norma IEEE 488.2.
Todo bit activado en el Status Byte Register que se corresponda con un bit activado en el Service
Request Enable Register provocará la activación del bit RQS/MSS en el Status Byte Register,
generando así un Service Request (petición de servicio) en el bus.
El Status Byte Register se lee, bien mediante el comando *STB?, que retornará MSS en el bit 6,
o mediante un sondeo del puerto de serie, que retornará RQS en el bit 6. El Service Request
Enable Register se habilita con el comando *SRE
Bit 7 - No se usa.
Bit 6 - RQS/MSS. Este bit, tal como lo define la norma IEEE 488.2, contiene tanto el mensaje
Requesting Service (solicitando servicio) como el mensaje Master Status Summary
(resumen de estado maestro). La señal RQS se retorna en respuesta a un sondeo en
serie, y la señal MSS se retorna en respuesta al comando *STB?
Bit 5 - ESB. Event Status Bit (bit de estado del evento). Este bit se activa si algún bit activado
en el Standard Event Status Register se corresponde con un bit activado en el Standard
Event Status Enable Register.
Bit 4 - MAV. Message Available Bit (bit de mensaje disponible). Se activará cuando el
instrumento cuente con un mensaje de respuesta formateado y listo para enviar al
controlador. El bit se desactivará una vez que se haya enviado el Response Message
Terminator (finalizador del mensaje de respuesta).
Bit 3 - No se usa.
Bit 2 - No se usa.
Bit 1 - LIM2. Se habilitará si se habilita cualquier bit del Limit Event Status Register 2 y se
habilitan sus bits correspondientes en el Limit Event Status Enable Register 2.
Bit 0 - LIM1. Se habilitará si se habilita cualquier bit del Limit Event Status Register 1 y se
habilitan sus bits correspondientes en el Limit Event Status Enable Register 1.