AMETEK XEL Series 60V and below - Manual (Page 140)

Questo comporta l'impostazione di un Query Error nello Standard Event Status Register,
l'inserimento del valore 1 nel registro Query Error e il ripristino del codice di formattazione
risposte, svuotando così la coda dei dati in uscita. Per ulteriori ragguagli, vedi la sezione
Segnalazione stati.
L'errore IEEE 488.2 DEADLOCK (blocco dati) viene gestito nel modo seguente. Qualora il codice
di formattazione risposte sia in attesa di inviare un messaggio di risposta e la coda dei dati in
entrata è piena, lo strumento entra nello stato
DEADLOCK e viene generato un errore. Questo
comporta l'impostazione del bit Query Error nello Standard Event Status Register, l'inserimento
del valore 2 nel Query Error Register e il ripristino del codice di formattazione risposta, che
svuota la coda dei dati in uscita. L'analizzatore sintattico comincia ad analizzare la sintassi della
(elemento di messaggio del programma) successivo dalla coda dei
dati in entrata. Per ulteriori ragguagli, vedi la sezione Segnalazione stati.
Interrogazione ciclica in parallelo GPIB
Il presente strumento è dotato di tutte le funzioni di interrogazione ciclica in parallelo. il Parallel
Poll Enable register (registro abilitazione interrogazione ciclica in parallelo) viene impostato per
indicare quali bit nel Status Byte Register (registro stato byte) si devono utilizzare per formulare il
messaggio locale ist. Il Parallel Poll Enable Register viene impostato dal comando *PRE
e letto dal comando *PRE? Il valore nel Parallel Poll Enable Register viene aggiunto allo Status
Byte Register in configurazione AND; se il risultato è zero, il valore di ist è zero, altrimenti il valore
di ist è 1.
Lo strumento deve anche essere configurato di modo che il valore di ist può essere ritornato al
controller durante l’operazione d’interrogazione ciclica parallela. Il controller configura lo
strumento inviando il comando Parallel Poll Configure (PPC) (configura interrogazione ciclica
parallela) seguito dal comando Parallel Poll enable (PPE) (abilita interrogazione ciclica). I bit nel
comando PPE sono riportati di seguito:
bit 7 = X non importa
bit 6 = 1
bit 5 = 1 abilitazione dell’interrogazione ciclica parallela
bit 4 = 0
bit 3 = significato significato della risposta bit 0 = basso, 1 = alto
bit 2 = ?
bit 1 = ? posizione bit della risposta
bit 0 = ?
Esempio. Per ritornare il bit RQS (bit 6 del Status Byte Register) come 1 quando è vero e come 0
quando è falso nella posizione bit 1 in risposta a un’operazione d’interrogazione ciclica
parallela, inviare i comandi seguenti
*PRE 64 e quindi il PPC seguito da 69H (PPE)
La risposta all'interrogazione ciclica parallela proveniente dallo strumento sarà 00H se RQS è 0
e 01H se RQS è 1.
Durante la risposta di interrogazione ciclica parallela, le linee dell’interfaccia DIO hanno una
terminazione resistiva (terminazione passiva), che consente a più dispositivi di condividere la
stessa posizione dei bit sia in configurazione AND che OR. Per ulteriori ragguagli, vedi
IEEE 488.1.
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