Appendix b: i/o map, Write function read function, Dac 0 lsb – Sensoray 425 User Manual
Page 22: Dac 0 msb, Dac 1 lsb, Dac 1 msb, Dac 2 lsb, Dac 2 msb, Dac 3 lsb, Dac 3 msb
Sensoray Model 425 Instruction Manual
Page 20
Appendix B: I/O Map
DAC 0 LSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
D7
D6
D5
D4
D3
D2
D1
D0
DAC 0 MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
x
x
x
x
D11 D10
D9
D8
DAC 1 LSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
D7
D6
D5
D4
D3
D2
D1
D0
DAC 1 MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
x
x
x
x
D11 D10
D9
D8
DAC 2 LSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
D7
D6
D5
D4
D3
D2
D1
D0
DAC 2 MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
x
x
x
x
D11 D10
D9
D8
DAC 3 LSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
D7
D6
D5
D4
D3
D2
D1
D0
DAC 3 MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
x
x
x
x
D11 D10
D9
D8
Counter Control Port
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
V
x
x
CM1 CM0 ARM IEN
x
C1
C0
A1
A0 SRC DIR M1
M0
Counter Preload Register Low Word
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Counter Preload Register High Word
15
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13
12
11
10
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8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
D23 D22 D21 D20 D19 D18 D17 D16
A/D Channel Register
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
D2
D1
D0
Relay Channels 0-15
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
R15 R14 R13 R12 R11 R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
R0
Relay Channels 16-31
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
R31 R30 R29 R28 R27 R26 R25 R24 R23 R22 R21 R20 R19 R18 R17 R16
Relay Channels 32-47
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
R47 R46 R45 R44 R43 R42 R41 R40 R39 R38 R37 R36 R35 R34 R33 R32
Relay Channel 0-15 Interrupt Enables
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
R15 R14 R13 R12 R11 R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
R0
IMPORTANT NOTE: shaded areas in I/O map designate addresses that are reserved for future use.
In the current implementation of Model 425 architecture, these locations should not be accessed.
Unpredictable behavior may result when some reserved locations are accessed by the ISAbus master.
Transfer DAC data registers to outputs
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
00
Write Function
Read Function
A/D Data Register
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13
12
11
10
9
8
7
6
5
4
3
2
1
0
D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Counter Holding Register Low Word
15
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11
10
9
8
7
6
5
4
3
2
1
0
D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Counter Holding Register High Word
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
D23 D23 D23 D23 D23 D23 D23 D23 D23 D22 D21 D20 D19 D18 D17 D16
Status Register
15
14
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10
9
8
7
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5
4
3
2
1
0
FLT CP2 CP1 CP0 RQR RQ2 RQ1 RQ0
x
IE# WDI WDR BSY AE WDE BIP
Relay Channels 0-15
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
R15 R14 R13 R12 R11 R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
R0
Relay Channels 16-31
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7
6
5
4
3
2
1
0
R31 R30 R29 R28 R27 R26 R25 R24 R23 R22 R21 R20 R19 R18 R17 R16
Relay Channels 32-47
15
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8
7
6
5
4
3
2
1
0
R47 R46 R45 R44 R43 R42 R41 R40 R39 R38 R37 R36 R35 R34 R33 R32
Relay Channel 0-15 Edge Capture Flags
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8
7
6
5
4
3
2
1
0
R15 R14 R13 R12 R11 R10
R9
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R6
R5
R4
R3
R2
R1
R0
02
04
06
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0A
0C
0E
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