Rainbow Electronics MAX9867 - Manual (Page 28)

AUDIO MASTER MODES:
LEFT JUSTIFIED: WCI = 0, BCI = 0, DLY = 0, SDODLY = 0
LEFT JUSTIFIED + LRCLK INVERT: WCI = 1, BCI = 0, DLY = 0, SDODLY = 0
LEFT JUSTIFIED + BCLK INVERT: WCI = 0, BCI = 1, DLY = 0, SDODLY = 0
LRCLK
BCLK
SDOUT
SDIN
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
1/f S
1/f S
CONFIGURED BY BSEL
7ns (typ)
7ns (typ)
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15
25ns (min)
7ns (typ)
7ns (typ)
0ns (min)
40ns (max)
0ns (min)
CONFIGURED BY BSEL
7ns (typ)
25ns (min)
7ns (typ)
0ns (min)
CONFIGURED BY BSEL
25ns (min) 0ns (min)
40ns (max)
0ns (min)
RELATIVE TO PCLK (SEE NOTE)
RIGHT
LRCLK
BCLK
SDOUT
SDIN
7ns (typ) 7ns (typ)
RELATIVE TO PCLK (SEE NOTE)
LRCLK
BCLK
SDOUT
SDIN
D15 D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D15
7ns (typ) 7ns (typ)
40ns (max)
0ns (min)
RELATIVE TO PCLK (SEE NOTE)
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D15
NOTE: THE DELAY FROM A BCLK EDGE AND AN LRCLK EDGE IS DETERMINED BY LENGTH OF TIME THAT PCLK (THE INTERNALLY DIVIDED DOWN VERSION OF MCLK AS DEFINED BY THE PSCLK BITS) IS HIGH DURING ONE PERIOD OF
MCLK PLUS THE INTERNAL DELAY. FOR EXAMPLE: IF PCLK = 12.288MHZ, THEN THE DELAY BETWEEN BCLK AND LRCLK IS TYPICALLY 45ns.
LEFT
1/f S
7ns (typ) 7ns (typ)
RIGHT LEFT
RIGHT LEFT
Figure 1. Digital Audio Interface Audio Master Mode Example (Sheet 1 of 2)
MAX9867
Ultra-Low Power Stereo Audio Codec
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