NEC switch - Manual (Page 205)

CHAPTER 15 INSTRUCTION SET
User’s Manual U12978EJ3V0UD
205
Mnemonic Operands Bytes Clocks Operation Flag
Z AC CY
CMP A,#byte 2 4 A −byte Ч Ч Ч
saddr,#byte 3 6 (saddr) −byte Ч Ч Ч
A,r 2 4 A −r Ч Ч Ч
A,saddr 2 4 A −(saddr) Ч Ч Ч
A,!addr16 3 8 A −(addr16) Ч Ч Ч
A,[HL] 1 6 A −(HL) Ч Ч Ч
A,[HL+byte] 2 6 A −(HL+byte) Ч Ч Ч
ADDW AX,#word 3 6 AX,CY ← AX+word Ч Ч Ч
SUBW AX,#word 3 6 AX,CY ← AX−word Ч Ч Ч
CMPW AX,#word 3 6 AX −word Ч Ч Ч
INC r 2 4 r ← r+1 Ч Ч
saddr 2 4 (saddr) ← (saddr)+1 Ч Ч
DEC r 2 4 r ← r−1 Ч Ч
saddr 2 4 (saddr) ← (saddr)−1 Ч Ч
INCW rp 1 4 rp ← rp+1
DECW rp 1 4 rp ← rp−1
ROR A,1 1 2 (CY,A 7
← A
0 , A m −1
← A
m ) Ч1 Ч
ROL A,1 1 2 (CY,A 0
← A
7 , A m+1
← A
m ) Ч1 Ч
RORC A,1 1 2 (CY ← A
0 , A 7
← CY, A
m −1
← A
m ) Ч1 Ч
ROLC A,1 1 2 (CY ← A
7 , A 0
← CY, A
m+1
← A
m ) Ч1 Ч
SET1 saddr.bit 3 6 (saddr.bit) ← 1
sfr.bit 3 6 sfr.bit ← 1
A.bit 2 4 A.bit ← 1
PSW.bit 3 6 PSW.bit ← 1 Ч Ч Ч
[HL].bit 2 10 (HL).bit ← 1
CLR1 saddr.bit 3 6 (saddr.bit) ← 0
sfr.bit 3 6 sfr.bit ← 0
A.bit 2 4 A.bit ← 0
PSW.bit 3 6 PSW.bit ← 0 Ч Ч Ч
[HL].bit 2 10 (HL).bit ← 0
SET1 CY 1 2 CY ← 1 1
CLR1 CY 1 2 CY ← 0 0
NOT1 CY 1 2 CY ← CY ×
Remark One instruction clock cycle is one CPU clock cycle (f
CPU
) selected by the processor clock control
register (PCC).