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Memória do sistema, Portugu ê s – Asus P5LD2 Deluxe User Manual

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A S U S P 5 L D 2 D e l u x e

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Portugu

ê

s

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3.

Memória do sistema

Pode instalar DIMMs DDR2 sem entreposição e non-ECC de 256 MB, 512 MB
e 1 GB nos sockets DIMM, utilizando as configurações descritas nesta
secção e relativas à memória.

2.

Levante a alavanca na direcção indicada pela seta e num ângulo de
135º.

3.

Levante o prato de carregamento com o polegar e indicador num
ângulo de 100º (A), de seguida empurre a tampa PnP através da
janela do prato de carregamento para a remover (B).

4.

Posicione a CPU por cima do socket, certificando-se de que o triângulo
dourado está no canto inferior esquerdo do socket. A chave de
alinhamento do socket deve encaixar no entalhe existente na CPU.

5.

Feche o prato de carregamento (A), de seguida exerça pressão sobre
a alavanca de carregamento (B) até esta encaixar com um estalido na
patilha de fixação.

Para evitar danificar os pinos do socket, não remova a tampa PnP a
não ser que esteja a instalar uma CPU.

Guarde a tampa, caso seja necessário devolver o produto.

A garantia do produto não cobre danos ao nível dos pinos do socket.

Para uma configuração de canal duplo, o tamanho total do(s)
módulo(s) de memória instalado(s) por canal deve ser igual
(DIMM_A1 + DIMM_A2 = DIMM_B1 + DIMM_B2).

Instale sempre DIMMs com a mesma latência CAS. Para uma óptima
compatibilidade, recomendamos-lhe a obtenção de módulos de
memória junto do mesmo vendedor. Visite o web site da ASUS para
consultar a lista de Vendedores Aprovados.

O sistema pode detectar uma capacidade de memória ao nível do
sistema ligeiramente inferior a 4 GB após instalação dos quatro
módulos de memória DDR de 1 GB, isto deve-se à atribuição de
recursos ao nível do chipset.

Esta placa-principal não suporta módulos de memória compostos por
chips de 128 Mb ou módulos de memória de dupla face x16.

C a n a l

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S o c k e t s

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C a n a l A

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D D R _ A 1 e D D R _ A 2

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D D R _ A 1 e D D R _ A 2

D D R _ A 1 e D D R _ A 2

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C a n a l B

C a n a l B

C a n a l B

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D D R _ B 1 e D D R _ B 2

D D R _ B 1 e D D R _ B 2

D D R _ B 1 e D D R _ B 2

D D R _ B 1 e D D R _ B 2

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